基于FPGA的簡易可存儲示波器設計
2013-08-12
傳統的示波器雖然功能齊全，但是體積大、重量重、成本高、等一系列問題使應用受到了限制。有鑒于此，便攜式數字存儲采集器就應運而生，它采用了LCD顯示、高速A/D采集與轉換、ASIC芯片等新技術，具有很強的實用性和巨大的市場潛力，也代表了當代電子測量儀器的一種發展趨勢，即向功能多、體積小、重量輕、使用方便的掌上型儀器發展。
系統組成結構及工作原理
系統的硬件部分為一塊高速的數據采集電路板。它能夠實現雙通道數據輸入，每路采樣頻率可達到60Mbit/s。從功能上可以將硬件系統分為：信號前端放大及調理模塊、高速模數轉換模塊、FPGA邏輯控制模塊、單片機控制模塊、USB數據傳輸模塊、液晶顯示和鍵盤控制等幾部分，其結構形式如圖1所示。
圖1 系統原理結構圖
輸入信號經前置放大及增益可調電路轉換后，成為符合A/D轉換器要求的輸入電壓，經A/D轉換后的數字信號，由FPGA內的FIFO緩存，再經USB接口傳輸到計算機中，供后續數據處理，或直接由單片機控制將采集到的信號顯示在液晶屏幕上。
高速數據采集模塊
本系統可實現雙通道同步數據采集，而且每通道的采集速度要達到60Mbit/s，考慮到兩路數據采集應保持同步并行，因此在設計中采用每通道都有獨自的采樣保持器和A/D轉換器。選用MAXIM公司MAX1197型A/D轉換器，它是一款雙通道、3.3V供電、每通道60Mbit/s采樣頻率的模數轉換器芯片。它內部集成雙路差分寬帶采樣保持器和A/D轉換器，可以輸出鎖存，具有低功耗、小尺寸、高動態性能的特點。
FPGA控制單元
可編程邏輯器件FPGA是一種半定制的ASIC，它允許電路設計者自行編程實現特定應用的功能。本設計采用了原理圖輸入和VHDL語言輸入兩種不同的方法，控制單元承載了大部分控制任務，為各個功能模塊提供相應的控制信號以確保整個系統工作的正確性。具體實現如下幾個方面的功能：
分頻電路及產生A/D轉換器的控制信號
本數據采集系統，具有比較寬的測量范圍，在FPGA內部設計了一個分頻電路，用來實現針對不同頻率的被測信號選擇不同的采樣頻率，確保采集數據更加精確。分頻單元采用圖形輸入方法實現其內部結構圖如圖4所示。在圖4中，利用T觸發器在輸入為1時，每個時鐘沿到來時輸出會發生跳變來實現分頻的。同時我們可以看出，T觸發器的輸入是有一些邏輯組合構成的，這就構成了門控時鐘。對于門控時鐘，仔細分析時鐘函數，以避免毛刺的影響。而門控時鐘在滿足以下兩個條件時，則可保證時鐘信號不出現危險的毛刺，門控時鐘可以像全局時鐘一樣可靠的工作。
·驅動時鐘的邏輯必須只包含一個“與”門或一個“或”門。如果采用任何附加邏在某些工作狀態下，會出現競爭產生的毛刺。
·邏輯門的一個輸入作為實際的時鐘，而該邏輯門的所有其它輸入必須當成地址或控制線，它們遵守相對于時鐘的建立和保持時間的約束。
對于本設計中的A/D轉換器，其控制信號只有兩個：時鐘輸入信號CLK和使能輸出信號OE。CLK信號直接通過有源晶振輸入60M的信號，而OE信號則通過FPGA內部將和CLK同頻同相的時鐘信號反相后得到，這樣剛好可以滿足A/D轉換器的轉換時序關系。
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